liminfoVLSI Design Reference
VLSI 설계규칙/DRC/LVS/파라사이트 추출 레퍼런스
VLSI Design Reference 소개
VLSI 설계 레퍼런스는 첨단 공정 노드에서의 집적회로 물리적 설계 및 검증 플로우를 다루는 상세하고 검색 가능한 가이드입니다. 설계 규칙 사양(최소 폭, 간격, 감싸기, 연장, 금속 밀도, 안테나 규칙), 레이아웃 검증 절차(DRC, LVS, ERC), 기생성분 추출 기법(RC 추출, 커플링 커패시턴스, 3D 추출, SPEF/DSPF 포맷), IR drop 분석 방법론을 포함합니다. 각 항목은 실제 공정 노드의 구체적인 수치 예제와 Calibre, IC Validator, StarRC, PrimeTime EDA 도구 명령 구문을 제공합니다.
이 레퍼런스는 180nm 레거시 노드부터 최첨단 3nm GAA 공정까지 칩 설계 작업을 하는 IC 레이아웃 엔지니어, 물리적 설계 엔지니어, 아날로그 설계자, VLSI 학생에게 유용합니다. 플로어 플래닝과 메탈 스택 구조, 드라이브 강도와 문턱전압 종류(uLVT~HVT)를 포함한 표준 셀 라이브러리 개념, PVT 코너와 Liberty 타이밍 모델의 셀 특성화, Dennard 스케일링부터 FinFET 및 Gate-All-Around 아키텍처까지의 MOSFET 스케일링 법칙, 테이프아웃 준비를 위한 완전한 사인오프 체크리스트를 다룹니다.
모든 콘텐츠는 서버 통신 없이 브라우저에서 렌더링됩니다. 모든 항목에 대해 즉시 검색하거나 설계 규칙 & DRC, 레이아웃 & LVS, 기생성분 & 추출, 공정 & 셀, 검증 & 타이밍 섹션을 카테고리 탭으로 탐색할 수 있습니다. 다크 모드를 지원하며 어떤 기기에서든 반응형 레이아웃으로 작동합니다. EDA 도구 설치나 라이선스 없이 이 레퍼런스를 탐색할 수 있습니다.
주요 기능
- 수치 예제를 포함한 완전한 설계 규칙: 최소 폭, 간격, 감싸기, 연장, 금속 밀도, 안테나 규칙
- Calibre SVRF 및 Synopsys IC Validator 구문을 사용한 DRC, LVS, ERC 레이아웃 검증 명령어
- RC 추출, 커플링 커패시턴스, Miller 효과, 3D 필드 솔버 방법을 다루는 기생성분 추출 가이드
- STA 도구 통합을 위한 주석이 달린 파일 구조 예제가 포함된 SPEF/DSPF 포맷 사양
- FinFET 및 GAA 나노시트 파라미터를 포함한 7nm~3nm 공정 노드 특성
- 표준 셀 라이브러리 개념: 드라이브 강도(X1~X16), Vt 종류(uLVT/LVT/SVT/HVT), 셀 높이 트랙
- 정적 타이밍 분석 기초: setup/hold 시간, 클럭 스큐, OCV/AOCV/POCV 디레이팅, SDC 제약조건
- 물리적 검증, 타이밍, 전력, 형식 검증 마일스톤을 다루는 완전한 테이프아웃 사인오프 체크리스트
자주 묻는 질문
이 레퍼런스는 어떤 설계 규칙을 다루나요?
메탈 레이어별 최소 폭 규칙, 폭 의존적 간격을 포함한 최소 간격 규칙, via-메탈 관계의 감싸기 규칙, 연장 규칙, CMP 균일성을 위한 금속 밀도 요구사항(일반적으로 50um 윈도우에서 20%~80%), 플라즈마 에칭 시 게이트 산화막을 보호하는 안테나 규칙을 다룹니다. 각 규칙에는 첨단 노드의 구체적인 수치 예제와 Calibre SVRF 및 Synopsys IC Validator 형식의 EDA 도구 구문이 포함됩니다.
DRC와 LVS 검증 플로우는 어떻게 설명되나요?
DRC 섹션은 레이아웃 데이터 준비부터 규칙 파일 로드, DRC 실행, Calibre 및 IC Validator를 사용한 위반 사항 검토까지 전체 플로우를 다룹니다. LVS 섹션은 넷리스트 추출, 회로도 비교, 결과 해석(특정 불일치 유형별 CORRECT vs INCORRECT)을 설명합니다. 전용 LVS 디버깅 항목에서 단락, 개방, 소자 불일치, 넷 불일치 등 일반적인 오류와 크로스 프로빙 기법을 다룹니다.
어떤 기생성분 추출 정보가 포함되어 있나요?
StarRC 명령 구문, 추출 모드(RC, R, C, RCC), 저항, 접지 커패시턴스, 커플링 커패시턴스의 기생성분 모델 공식을 다룹니다. 크로스토크 노이즈, 크로스토크 지연, Miller 효과(K 인자 0, 1, 2)를 포함한 커플링 커패시턴스 효과를 설명합니다. FinFET 구조를 위한 3D 추출과 정확도 비교(2D: 15%, 2.5D: 5%, 3D: 2% 오차)를 다루며, 주석이 달린 구조 예제와 함께 SPEF 파일 포맷을 문서화합니다.
어떤 공정 노드를 다루나요?
TSMC와 Samsung의 7nm(N7), 5nm(N5), 3nm(N3) 공정 노드의 상세 특성을 제공합니다. 트랜지스터 유형(FinFET vs GAA 나노시트), 핀/시트 피치, 메탈 피치, 게이트 길이, 공급 전압, 게이트 밀도(mm2당 트랜지스터 수), EUV 도입 수준을 포함합니다. 자기정렬 패터닝, 기생 RC 증가, 열 전력 밀도 관리 등 각 노드의 설계 과제를 논의합니다.
STA(정적 타이밍 분석) 섹션은 어떻게 구성되어 있나요?
STA 섹션은 넷리스트, Liberty 라이브러리, SDC 제약조건, SPEF 기생성분 읽기를 위한 PrimeTime 명령 구문을 다룹니다. 공식과 타이밍 다이어그램으로 setup/hold 시간 조건, 클럭 스큐 개념, AOCV와 POCV를 포함한 OCV 디레이팅 방법을 설명합니다. SDC 항목은 클럭 정의, 생성 클럭, I/O 지연, false path, 멀티사이클 경로, 전환/커패시턴스 제한에 대한 완전한 제약조건 예제를 제공합니다.
어떤 전력 분석 정보가 있나요?
동적 전력(P_switching = alpha * C * Vdd^2 * f), 단락 전력, 정적 누설 전력 등 모든 전력 구성 요소를 다룹니다. PrimePower 분석 명령, 전력 분석 예제(동적 vs 누설 비율), 최적화 기법(클럭 게이팅, 멀티-Vt, 파워 게이팅, DVFS)을 포함합니다. IR drop 분석은 RedHawk 명령과 일반적 한계(정적 < 5% Vdd, 동적 < 10% Vdd)를 포함한 정적/동적 IR drop을 다룹니다.
이 레퍼런스가 VLSI 설계 학습에 적합한가요?
네. 레퍼런스는 교육적이면서도 실용적으로 구성되어 있습니다. Lambda 기반 설계 규칙과 MOSFET 스케일링 법칙의 기본 개념에서 시작하여 표준 셀 라이브러리 구조와 셀 특성화를 거쳐 3D 추출과 POCV 타이밍 분석 같은 고급 주제까지 다룹니다. 수치 예제와 EDA 도구 명령은 과제와 전문 칩 설계 프로젝트 모두에 유용합니다.
이 레퍼런스를 사용할 때 데이터가 안전한가요?
네. 이것은 브라우저에서 완전히 로드되는 순수 클라이언트 사이드 레퍼런스입니다. 설계 데이터, 검색 쿼리, 사용 패턴이 서버에 전송되지 않습니다. 독점 PDK 정보나 기밀 프로젝트 데이터와 함께 안전하게 사용할 수 있습니다. EDA 라이선스, 계정 등록, 소프트웨어 다운로드가 필요하지 않습니다.